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Encoding:
Text File  |  1993-02-18  |  7.0 KB  |  239 lines
  1.  
  2.              ∞∞±±≤≤  Cyrix Cx486SLC/DLC  ≤≤±±∞∞
  3.  
  4.  
  5. Using the Cx486SLC/DLC Utilities
  6. ----------------------------------------------------------------------------
  7. This disk should contain the following files in the root directory
  8.     cx486.exe                 interactive cache control utility
  9.     cx486.cfg                 default cache settings .cfg file
  10.     cx_det.exe              detects the Cx486SLC/DLC microprocessor
  11.     dma_tst.exe             checks the dma cache coherency
  12.     
  13.  
  14. DETECTING the Cx486SLC/DLC
  15. ----------------------------------------------------------------------------
  16. To detect the Cx486SLC/DLC:
  17.     cx_det.exe
  18.  
  19. VIEWING the STATUS of the Cx486SLC/DLC CACHE REGISTERS
  20. ----------------------------------------------------------------------------
  21. To VIEW the Cx486SLC/DLC cache registers type:
  22.     cx486.exe                    (set the path appropriately)
  23.  
  24.  
  25. INTERACTIVELY CONTROLLING the Cx486SLC/DLC INTERNAL CACHE with cx486.EXE
  26. ---------------------------------------------------------------------------
  27.  
  28. To use the cx486.EXE utility from the command line type:
  29.     cx486.exe         (set the path appropriately)
  30.  
  31. To automatically turn on the cache during boot using the cx486.CFG
  32.   file add the following line to the AUTOEXEC.BAT file:
  33.     C:\CACHE\cx486 q C:\CACHE\cx486.cfg       (set the path appropriately)
  34.  
  35.  
  36. NOTE: The "user input starting address" for the Non-Cacheable Regions (NCR)
  37.       should fall on a boundary that coincides with the size of the
  38.       Non-Cacheable Region.  cx486.EXE automatically
  39.       translates the user's starting address to the "effective starting
  40.       address" calculated by the Cx486SLC/DLC.
  41.  
  42.      Example 1 (correct):
  43.     To set 640k to 1M as Non-Cacheable:
  44.  
  45.     NCR1 start address: A0000  size: 128k    (A0000 is on 128k boundary)
  46.     NCR2 start address: C0000  size: 256k    (C0000 is on 256k boundary)
  47.  
  48.      Example 2 (correct):
  49.     To set 512k to 1M as Non-Cacheable:
  50.  
  51.     NCR1 start address: 80000  size: 512k    (80000 is on 512k boundary)
  52.  
  53.  
  54. ***********************************************************************
  55.  
  56.   cx486.CFG
  57.  
  58.   This file is used by the program cx486.EXE to configure the cache registers
  59.   according to the data contained in the file.  cx486.EXE reads each
  60.   line in this file looking for a matching token(setup string) so it
  61.   can convert the string into the value for the appropriate register.
  62.  
  63.   To use this file, look for the token(setup string) lines at the end
  64.   of each section below.  Enter a HEX value that appropriately sets up
  65.   the cache.  You can edit the value on the right side of the "=" sign,
  66.   but you cannot edit the token itself.
  67.  
  68. ***********************************************************************
  69.  
  70. Cache Configuration Register 0
  71.  
  72.     Register 0C0h
  73.  
  74.     Bit 0   - NC0:   If = 1, sets the first 64K bytes at each 1M byte
  75.           boundry as non-cacheable, when operating in real or
  76.           virtual 8086 mode.
  77.         1   - NC1:   If = 1, sets the 640K to 1M region as non-
  78.           cacheable.
  79.         2   - A20M:  If = 1, enables A20M# input pin.
  80.         3   - KEN:   If = 1, enables KEN# input pin.
  81.         4   - FLUSH: If = 1, enables KEN# input pin.
  82.         5   - BARB:  If =, enables flushing of internal cache when
  83.           hold state is entered.
  84.         6   - C0: Selects cache organization:
  85.             0 = 2-way set associative
  86.             1 = directed mapped
  87.         7   - SUSPEND: If = 1, enables SUSP# input and SUSPA# output
  88.           pins.
  89.  
  90. setup string (value in HEX)
  91. CC_0=21
  92.  
  93. ***********************************************************************
  94.  
  95. Cache Configuration Register 1
  96.  
  97.     Register 0C1h
  98.  
  99.     Bit 0   - RPL: If = 1, enables output pins RPLSET and RPLVAL#.  If
  100.           not enabled, outputs RPLSET and RPLVAL# wil float.
  101.  
  102. setup string (value in HEX)
  103. CC_1=0
  104.  
  105. ***********************************************************************
  106. Non-Cacheable Region Sizes:
  107.  
  108. For Reference:
  109.       0    =         Disabled   
  110.       1    =         4 Kbytes   
  111.       2    =         8 Kbytes   
  112.       3    =        16 Kbytes   
  113.       4    =        32 Kbytes   
  114.       5    =        64 Kbytes   
  115.       6    =       128 Kbytes   
  116.       7    =       256 Kbytes   
  117.       8    =       512 Kbytes   
  118.       9    =         1 Mbytes   
  119.      0Ah   =         2 Mbytes   
  120.      0Bh   =         4 Mbytes   
  121.      0Ch   =         8 Mbytes   
  122.      0Dh   =        16 Mbytes   
  123.      0Eh   =        32 Mbytes   
  124.      0Fh   =         4 Gbytes   
  125.  
  126. ***********************************************************************
  127. Non-Cacheable Region 1
  128.  
  129.     Register C4, C5, and C6
  130.  
  131.     C4h
  132.     Bits 7-0 - Address bits A31 - A24 of Region 1 starting address
  133.  
  134.     C5h
  135.     Bits 7-0 - Address bits A23 - A16 of Region 1 starting address
  136.  
  137.     C6h
  138.     Bits 7-4 - Address bits A15 - A12 of Region 1 starting address
  139.          3-0 - Size of non-cacheable Region 1
  140.  
  141. setup strings (values in HEX)
  142. ARR_C4=00
  143.  
  144. ARR_C5=0A
  145.  
  146. ARR_C6=06
  147.  
  148.  
  149.  
  150. ***********************************************************************
  151. Non-Cacheable Region 2
  152.  
  153.     Register C7, C8 and C9h
  154.  
  155.     C7h
  156.     Bits 7-0 - Address bits A31 - A24 of Region 2 starting address
  157.  
  158.     C8h
  159.     Bits 7-0 - Address bits A23 - A16 of Region 2 starting address
  160.  
  161.     C9h
  162.     Bits 7-4 - Address bits A15 - A12 of Region 2 starting address
  163.          3-0 - Size of non-cacheable Region 2
  164.  
  165. setup strings (values in HEX)
  166. ARR_C7=00
  167.  
  168. ARR_C8=0C
  169.  
  170. ARR_C9=07
  171.  
  172.  
  173. ***********************************************************************
  174. Non-Cacheable Region 3
  175.  
  176.     Register CA, CB and CCh
  177.  
  178.     CAh
  179.     Bits 7-0 - Address bits A31 - A24 of Region 3 starting address
  180.  
  181.     CBh
  182.     Bits 7-0 - Address bits A23 - A16 of Region 3 starting address
  183.  
  184.     CCh
  185.     Bits 7-4 - Address bits A15 - A12 of Region 3 starting address
  186.          3-0 - Size of non-cacheable Region 3
  187.  
  188. setup strings (values in HEX)
  189. ARR_CA=00
  190.  
  191. ARR_CB=10
  192.  
  193. ARR_CC=05
  194.  
  195.  
  196. ***********************************************************************
  197.  
  198. Non-Cacheable Region 4
  199.  
  200.     Register CD, CE and CFh
  201.  
  202.     CDh
  203.     Bits 7-0 - Address bits A31 - A24 of Region 4 starting address
  204.  
  205.     CEh
  206.     Bits 7-0 - Address bits A23 - A16 of Region 4 starting address
  207.  
  208.     CFh
  209.     Bits 7-4 - Address bits A15 - A12 of Region 4 starting address
  210.          3-0 - Size of non-cacheable Region 4
  211.  
  212. setup strings (values in HEX)
  213.  
  214. ARR_CD=00
  215.  
  216. ARR_CE=00
  217.  
  218. ARR_CF=03
  219.  
  220.  
  221. *********************************************************************
  222.  
  223. DO_CACHE.EXE AND 
  224. NO_CACHE.EXE      simply turn on the cache or turn off the cache without 
  225.                   manipulating any of the other cache configuration bits.
  226.  
  227.  
  228. ********************************************************************
  229.  
  230. DMA_TST.EXE       Is a test for determining if the cache hardware is
  231.                   properly configured such that cache coherency problems do not 
  232.                   exist on a given motherboard. It will essentially perform 
  233.                   floppy disk reads into memory and determine if the 
  234.                   cache was properly flushed (via the Barb function or the 
  235.                   flush pin) to disallow cache coherency problems. Invoke 
  236.                   and read the comments for more info.
  237.  
  238. *******************************************************************
  239.